［新連載］ＣＰＬＤ入門！
〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜
いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜

［第１１９回］


●ＣＰＬＤロジアナ（９）２５ＭＨｚでテスト（１）

前回はＣＰＬＤロジアナに実装予定のＡＳ６Ｃ６２２５６のアクセスタイムを確認したところサンプリングクロック２０ＭＨｚに対してはわずかですがスペックが合わないことがわかりました。
しかし実際の動作確認では２０ＭＨｚでも問題なく動作しています。
データシートによるとＡＳ６Ｃ６２２５６は２．７Ｖ〜５．５Ｖの広い電圧範囲で動作します。
データシートの値はＶｃｃ＝３Ｖを基準にしているとも考えられるので、それならばＶｃｃ＝５Ｖでの動作ならばデータシートのアクセスタイムよりも高速でアクセスできるはずと考えられます。
しかしそれはそのように推測しているだけではっきりした根拠があってのことではありません。
ですので前回は、２０ＭＨｚは「おまけ」と考えてください、と書きました。
ひょっとすると２０ＭＨｚはたまたま動作しているだけで、正しく動かない場合もあるかもしれない、とも思ったからです。

しかし。
一晩経ちますとそのままにしておくのはどうにも気持ちが悪いと思うようになってきました。
なかなかに困った性分であります。
はっきりした根拠がないなら繰り返しテストをするなどして確実に動作することを確かめればそれはそれでひとつの根拠として示すことができると思います。
もっとよい方法は２０ＭＨｚよりも高いクロックで動作確認をしてみることです。
つまり限界を確認してみることで、それよりも低い周波数なら大丈夫という安心を得ることができます。
たとえば２５ＭＨｚとかで試してみたらどうかなんてことを思いついてしまいました。
ま。
多分誤動作するでしょうけれど。
やってみなければわかりません。
思いついたらやってみることです。

ということで、とにかく駄目元で２５ＭＨｚで試してみることにしました。
２５ＭＨｚの場合は下の波形図のようになります。

ＭＥＭＷＲ信号はｃｎｔｒＬのビット０とビット１のＡＮＤから作ります。
ＡＳ６Ｃ６２２５６のデータシートでの値ではＷＲＩＴＥパルスのサイクルタイムの最小値は５５ｎｓでＬ期間の幅の最小値は４５ｎｓです。
データシートの最小値よりも１５ｎｓも小さいですものね。
これはやる前から無理というもの。
でもここまできたらやるしかないでしょう。
下はその部分のＶＨＤＬプログラムです。

--MEMWR -- MWR<=(cntrL(1) and cntrL(0)) or r_w or cntrH(15); --

そして下はｃｎｔｒＬについて記述しているプログラム部分です。

process(clkwk2,res_clr) begin if res_clr='0' then cntrL<="000"; elsif clkwk2'event and clkwk2='0' then cntrL<=cntrL+"001"; end if; end process;

前回は５０ｎｓの周期を得るためにｃｌｋｗｋ２の５クロックの立ち下がりでｃｎｔｒＬをクリアしていましたが今回は４０ｎｓなので（入力クロックの２^ｎなので）この部分のＶＨＤＬプログラムは前回よりも簡単になりました。

今回は２５ＭＨｚでどの程度正しく動作するかを確認することが重要ですので、ＣＰＬＤロジアナとしての出力波形を見るだけではなくて、そのもとになるＭＥＭＷＲやアドレス信号、データ信号の出力も確認してみることにしました。
そういうことになると、やっぱりここはカメレオンロジアナの出番です。
下の写真は今回のテストを行なっているところです。

ちょっと線がごちゃごちゃしていますが右側にあるのがクロック発生回路基板で、真ん中がＣＰＬＤロジアナで、左側がカメレオンロジアナです。
カメレオンロジアナではＣＰＬＤから出力されるＭＥＭＷＲ信号とアドレス、データ出力の一部を観測しました。

説明の途中ですが本日は時間がなくなってしまいました。
この続きは次回に書くことにいたします。

ＣＰＬＤ入門！［第１１９回］
２０２２．１．１０ｕｐｌｏａｄ

前へ
次へ
ホームページトップへ戻る