●ＣＰＬＤロジアナ（１６）回路図
例年通りといいますか今年も超多忙で始まってしまい、気が付けばもう１月も終わりです。
この調子ではどうやら春までこのままで過ぎてしまいそうです。
今年こそはゆっくり花見をしたいものと思っているのですがどうなりますでしょうか。
相変わらずの状況ですのでホームページの更新もままなりません。
どうか気長なお付き合いをお願いいたします。
ということで今回はやっと完成までこぎつけたＣＰＬＤロジアナの回路図のみお見せして終ります。
ＣＰＬＤロジアナ（８ＣＨ版）の回路図です。
当初は１６ＣＨ版にするつもりでその分の入力回路も用意していました。
１６ビットの入力データを８ビットずつ２回に分けてメモリに書き込むつもりだったのですが、そうするとどうしてもそこで時間を取られてしまうためサンプリングクロックが遅くなってしまいます。
結局１６ＣＨは諦めざるを得ませんでした。
図の左側部分にあるＰＢ０〜ＰＢ７が８ＣＨのプローブ入力回路です。
その下にある未接続の８本のラインが当初予定していたＰＢ８〜ＰＢ１５の入力のためのラインです。
Ｗｉｎｄｏｗｓ側からＵＳＢを介してＰＩＣ１８Ｆ１４Ｋ５０にコマンドを送ります。
ＲＣ０〜ＲＣ７がコマンドとデータの入出力ラインです。
ＲＢ４〜ＲＢ７はＣＰＬＤに対してコマンド、データを送受するためのＩＯＲＤ、ＩＯＷＲ信号とコマンドとデータを分けるためのアドレスセレクト信号、および測定が完了したことを知るための信号ラインです。
ＣＰＬＤは測定開始コマンドを受けるとＰＢ０〜ＰＢ７から入力した値をＲＡＭに出力するとともにＲＡＭアドレスをインクリメントします。
そしてアドレスが８０００（３２ＫＢ）になるまでそれを繰り返します。
アドレスが８０００になったら測定を停止しデータエンド信号をＰＩＣに送り、次のコマンドを待ちます。
Ｗｉｎｄｏｗｓ側からＵＳＢを介してＰＩＣ１８Ｆ１４Ｋ５０にデータ送信コマンドを送るとＣＰＬＤはそれを受けて今度はＲＡＭアドレスを００００にクリアしてＲＡＭからデータを読み取りそれをＰＩＣ１８Ｆ１４Ｋ５０に送るとともにＲＡＭアドレスをインクリメントします。
ＣＰＬＤはＰＩＣからデータ送出要求がある間それを続けます。
次回はＣＰＬＤに上記の動作をさせるためのＶＨＤＬプログラムについて説明する予定です。
ＣＰＬＤ入門！［第１２７回］
２０２２．１．３１ｕｐｌｏａｄ
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