２０１９．３．１
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第１５回］


●ＶＨＤＬプログラム（回路の記述２）

今回は前回書きましたＶＨＤＬプログラムの訂正についての説明も兼ねて、回路プログラムについて説明をします。
今回は７４ＨＣ１７４の部分です。


７４ＨＣ１７４は６ビットのＤ−ＦＦです。
上の回路ではそのうちの４ビットしか使っていません。
下はその部分の記述です。
たったこれだけです。

    process(s98out,Dinout,rcwk)
    begin
                if s98out'event and s98out= '1' then
                        rcwk<=Dinout(3 downto 0);
                else
                        rcwk<=rcwk;
                end if;
    end process;
全体のプログラムリストは［第１０回］でお見せしています。
この回路はデータラッチです。
７４ＨＣ１７４はＣＫの立ち上がりでＤ入力をラッチします。
ｓ９８ｏｕｔ’ｅｖｅｎｔのように信号名’ｅｖｅｎｔという記述は信号の変化（立ち上がりか立ち下がりか）を示します。
それだけでは立ち上がりなのか立ち下がりなのかがわかりませんからそのあとにａｎｄ以下の記述をつけてそれを示します。
ｅｖｅｎｔ（状態の変化があった）直後の信号の状態が’１’なら立ち上がりです。
実は修正前はここが’０’になっていました。
昨日は実際に動作テストをしたところ動作しなかったためにちょっとあせってしまって、それに加えて落ち着いて記事を書いているだけの時間がなかったので、前回は「プログラムが間違っていました」と書いてしまいましたが、この回路の動作に限って言えば、ここは立ち上がりでも立ち下がりでも間違いではありませんでした。
ただ７４ＨＣ１７４の動作を忠実にプログラム化するということならば、ここは立ち上がりでのラッチ動作になります。
７４ＨＣ１７４のデータシートです。

［出典］Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔ　７４ＨＣ１７４Ｄａｔａｓｈｅｅｔ

うーん。
このＦＡＮＣＴＩＯＮ　ＴＡＢＬＥはちょっと悩ましい表現です。
ＣＬＫの↑でラッチすることと、ＣＬＫ＝Ｌでそれを保持するとありますが、ＣＬＫ＝Ｈならどうなのか？
ちょっと悩んでしまいますが、ラッチ動作なのでＣＬＫ＝Ｈのときは当然ラッチしたデータを維持すると解釈すべきでありましょう。
ま。
そういうことなので、７４ＨＣ１７４の動作としては、
ＣＬＫ’ｅｖｅｎｔ　ａｎｄ　ＣＬＫ＝’１’
ということになります。

ところでこの回路はＺ８０のＯＵＴ命令で出力されたデータのＤ２〜Ｄ０をラッチして、それをＰＩＣ１８Ｆ１４Ｋ５０のＲＣ７〜ＲＣ５に出力するとともに、Ｄ３をラッチしてその出力を７４ＨＣ１７３の出力イネーブルに使っています。
Ｓ９８ＯＵＴという信号はＺ８０から出力されたアドレスバス信号のＡ７〜Ａ２とＩＯＲＱとＷＲを合成したものです。
そこでＺ８０の各信号のタイミングを見てみますと。

［出典］ＺＩＬＯＧ　Ｚ８０ＣＰＵ　Ｕｓｅｒ’ｓ　Ｍａｎｕａｌ

上の図は簡単な図ですがＣＬＫを基準にして見る限りではＩＯＲＱとＷＲの↓から↑までの間はアドレスもデータも固定していますから、今回の回路の動作としては、上に書いたように立ち上がりラッチでも立ち下がりラッチでも正しいということになります。

以前にＣＰＬＤはハードなのかソフトなのかということを書いたことがあるように思います。
ＶＨＤＬは間違いなくソフトなので、その意味ではＣＰＬＤを扱うということはソフトウェアの範疇だといえます。
ところでＶＨＤＬで今回のようなプログラムを書いて、それをコンパイルすると沢山の警告メッセージが出されます。
今回の回路は上のタイミングチャートを確認することで、入力されるデータは確実にラッチされることがわかりますが、そんなことはコンパイラにはわかりませんから想定される場合によっては出力信号が期待通りにならない可能性があることを警告してくれるわけです。
もちろん信号の変化するタイミングなどについて全く考慮しないでプログラムを書いたりすれば、警告の通りになってしまいます。
そのように考えれば、ＶＨＤＬはソフトウェアではありますが、ハードウェアの知識経験がなければ正しいプログラムを書くことは難しい、と言えるでしょう。

データラッチプログラムには続きがあります。
もう一度先ほどのプログラムに戻ります。

    process(s98out,Dinout,rcwk)
    begin
                if s98out'event and s98out= '1' then
                        rcwk<=Dinout(3 downto 0);
                else
                        rcwk<=rcwk;
                end if;
    end process;
データラッチの動作はＣＬＫによって入力データをラッチして出力することと、ラッチするタイミング以外のときは出力データを維持するという２つの働きがあります。
その後者を示しているのが
ｅｌｓｅ　ｒｃｗｋ＜＝ｒｃｗｋ；
です。
データラッチについては、こういう定型的な書き方をする、と覚えてしまうとプログラミングが楽になります。

定型といえば、上のリスト中、
ｒｃｗｋ＜＝Ｄｉｎｏｕｔ（３　ｄｏｗｎｔｏ　０）；
というところがありますが、
左辺のｒｃｗｋはｒｃｗｋ（３　ｄｏｗｎｔｏ　０）なのですが、その４ビットの全てを対象にしているため、ここでは（３　ｄｏｗｎｔｏ　０）を省略することができます。
その一方で右辺のＤｉｎｏｕｔは（６　ｄｏｗｎｔｏ　０）の７ビットのうちの下位４ビットが対象であるため、（３　ｄｏｗｎｔｏ　０）を省略することはできません。

本日はもう少し続けて書くつもりだったのですが、時間がなくなってしまいました。
次回に続きます

ＣＰＬＤ入門！［第１５回］
２０１９．３．１ｕｐｌｏａｄ

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