前回の説明と重複しますが、ＩＮＲ ｒの結果の値とフラグについて確認をしてみます。
結果の値は、
０４０３ ０２０１ ００ＦＦ ０４０５ ０００４ ０４０３ ０００２ ０００１ ５４００ ８４ＦＦの部分でした。
実行された結果は、後ろから前に向かっていく順で保存されています。一番後ろのＦＦがＩＮＲ Ｂの結果の値で８４がフラグです。
結果の値だけを見ていくと、ＦＦ→００→０１→０２→０３→０４→０５と＋１ずつ加算されていることがわかります。
ＩＮＲ命令を実行しているのですから、当然の結果です。
では、その結果の値と合わせて、フラグを見てみることにします。
最初のＦＦは初期値ＦＥに対してＩＮＲを実行した結果として、＋１されてＦＦになりました。
このときのフラグは８４です。
１００００１００です。
ビット７とビット２が１になっています。
ビット７はＳ（サイン）フラグです。ＦＦは負の数ですからＳフラグがセットされます。
２進数の負数については、［第１４回］で説明をしています。
では、ビット２は何でしょう？
あれ、Ｐ（パリティ）フラグです。
パリティフラグは、Ｚ８０では数値演算用のオーバーフローフラグと同じビット位置を共用することになることから、ＩＮＲ、ＤＣＲおよびＡＤＤ、ＳＵＢなどの数値演算命令にパリティフラグがあるのはおかしい、というようなことを理由にして、ＩＮＲ、ＤＣＲなどの数値演算命令からパリティフラグを外してしまうことを勝手に決めてしまいました。
このあたりの経緯につきましては、ＩＮＲ、ＤＣＲとパリティフラグについては［第１９回］、［第２０回］、［第２１回］で説明をしています。
またＩＮＲ、ＤＣＲ命令からパリティフラグを除外したことについては［第５８回］に書きました。
ずっと、そういうことでやってきたのですけれど…。
まあ、それについては後ほど詳しく説明することとしまして、せっかくですからもう少しフラグの動きを見てみます。
次の値は００です。
フラグは５４になっています。
０１０１０１００です。
結果が０なのですからＺ（ゼロ）フラグがセットされます。
ＦＦに＋１した結果００になったのですから、ビット３からビット４への繰り上がりが発生しています。
ですからＨ（ハーフキャリー）フラグもセットされます。
本当はこのときビット７からも繰り上がりが発生しているのですけれど、ＩＮＲ、ＤＣＲではＣ（キャリー）フラグは変化しませんから、Ｃフラグはセットされません。
ここでもＰ（パリティフラグ）がセットされています。
次の結果は０１です。フラグは００です。
その次の結果は０２ですがここでもフラグは００です。
その次に結果の値が０３になると、フラグは０４になっています。
０００００１００です。
Ｐ（パリティ）フラグだけがセットされました。
●８０８０のパリティフラグ
パリティというのは、１バイトのなかで１のビットが偶数個あるのか、奇数個あるのかを示す言葉で、データのシリアル伝送（ＲＳ２３２Ｃ通信）において、伝送誤りを検出するためのひとつの方法としても使われています。
８０８０では８ビットの数のうち、１のビットが偶数個あるときに、Ｐ（パリティ）フラグがセットされます。
もともと計算の中でパリティを扱ってみても意味のあることではありません。
だいたいはデータ伝送においてエラーが発生したことを検出するために用いられるわけですから、ＩＮＲとかＤＣＲ、あるいはＡＤＤ命令の結果に対してパリティフラグがセット、リセットされたとしても、それがどのように利用されるのか、首をかしげてしまいます。
ということで、ＩＮＲ、ＤＣＲ命令については、Ｐ（パリティ）フラグを無視することに決めました、という説明を上でもしたのですけれど、でもなんとなく面白くないのですよねぇ。
ときどき引き合いに出します、８０８０Ｕｓｅｒ’ｓＭａｎｕａｌ、そのＩＮＲ ｒ命令のところを見てみますと、はっきりと書いてあるのです。
なんたって、Ａｌｌ ｃｏｎｄｉｔｉｏｎ ｆｌａｇｓ ｅｘｃｅｐｔ ＣＹ ａｒｅ ａｆｆｅｃｔｅｄですものねぇ。
ＣＹというのは、Ｃ（キャリー）フラグのことです。
実は作業が進んで、全部の命令の回路ができてしまった段階で、さらにこうしてほとんどの作業が終わって、あとは仕上げの作業のみ、というところで、あらためてパリティフラグの回路を見てみますと、それほど目のカタキにしてまで、パリティフラグを排除しなければならないというほどのことでもなかったのですよね。
ＩＮＲ、ＤＣＲ命令と、さらにＡＤＤ、ＳＵＢ関係の命令にパリティフラグを復活させるのに必要な回路は、たかだかわずかに２個のＯＲゲートを追加すればよいだけ、ということがわかりました。
うーん。
またもや、追加変更か…。
さらに回路配線図をよーく眺めてみましたら、なんとか空いている７４ＨＣ３２のゲートが利用できそう…に見えてきました。
その間の配線も、なんとか隙間を縫って進めばできないことはない…。
こうなってくると、やっぱり、やるしかないのですよね。
で、やってしまいました。
●パリティフラグの回路です
変更前の回路図は［第１７９回］にあります。
ですが、戻って見ていただくというのも面倒なことですから、下に再掲することにいたします。
パリティフラグはＡＮＤ、ＯＲ、ＸＯＲに限定して考えていましたので、論理演算回路の一部として扱っています。
図の下部で７４ＨＣ８６で構成しているのがパリティフラグのために１のビットが偶数個であるか奇数個であるかを検出する回路で、その結果によってパリティフラグをセット（ＰＦｓｅｔ）、リセット（ＰＦｒｅｓ）します。
そしてこちらが、ＩＮＲ、ＤＣＲ、ＡＤＤ、ＳＵＢ関係の命令においてもパリティフラグをセット、リセットするように変更したあとの回路図です。
図の下のほうの真中あたりにある２個のＯＲゲート（７４ＨＣ３２）が、新たに追加したゲートです。
このＯＲゲートによって、図の上部のＡＤＤ、ＳＵＢなどの算術演算回路とパリティフラグ回路がつながりました。
この図の外からになりますが、ＩＮＲ、ＤＣＲ回路からもＩＮＲＰＦｅｎｂｌという信号を受けることで、パリティフラグ回路がＩＮＲ、ＤＣＲの回路ともつながりました。
２００９．６．２５ｕｐｌｏａｄ
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