(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第４０回］
●回路図を差し替えました
前回、プログラムカウンタの回路図をお見せしましたが、あとで古い回路図をＵＰしてしまったことに気がつきました。
当初はプログラムカウンタに７４ＨＣ１９１を使うように設計していたのですが、後で７４ＨＣ１９１にはＣＬＲ端子が無いことに気がついたため、７４ＨＣ１９３に変更しました（［第１２回］参照）。
ところがこのときに、説明のために、ホームページ用のフォルダに移動しておいたプログラムカウンタの旧回路図を、うっかりそのままＵＰＬＯＡＤしてしまいました。
回路図が違っていることにさきほど気がつきましたので、急いでホンモノの回路図と差し替えました。
以上、ご報告です。
●本日はいよいよ、ＭＯＶ命令、ＭＶＩ命令、ＨＬＴ命令の回路の説明です（でも本日だけではとても終わりません）
いよいよ命令実行回路の説明です。
回路図をお見せする前に、マシン語命令コードについて、説明をします。
●ＭＯＶ命令のマシン語コード
ＭＯＶ命令のマシン語コードは
０１ｄｄｄｓｓｓ
です。
ｄｄｄ、ｓｓｓはレジスタ、メモリを示す３ビットのコードで、それぞれ０００〜１１１の８通りがあります。
３ビットのコードとレジスタ（メモリ）との対応は以下の通りです。
０００ Ｂレジスタ
００１ Ｃレジスタ
０１０ Ｄレジスタ
０１１ Ｅレジスタ
１００ Ｈレジスタ
１０１ Ｌレジスタ
１１０ Ｍ（ＨＬレジスタによって間接的に示されるメモリアドレス）
１１１ Ａレジスタ
ｓｓｓはデータを読み出す方のレジスタ（またはメモリ）であることを示し、ｄｄｄはデータを書き込む方のレジスタであることを示しています。
ｓｓｓはｓｏｕｒｃｅ（出所、原因）から来ていると思われます。ｄｄｄはｄｅｓｔｉｎａｔｉｏｎ（目的、行き先）から来ていると思われます。
たとえば、
０１００１０００ は
アセンブラニーモニックでは、ＭＯＶ Ｃ，Ｂ と表記され、Ｂレジスタの値をＣレジスタに送る命令になります。
このとき、もとになるＢレジスタの値は変わりません。
その意味ではＭＯＶ（Ｍｏｖｅ）よりもＣＯＰＹの方が動作をより正確に表現しているように思えますが、どういうわけか、ＣＰＵが異なっていても、アセンブラ命令ではＭｏｖｅを使うのが一般的のようです。
ｄｄｄとｓｓｓに同じレジスタを指定しても、エラーにはならず、その通りに実行されます。
たとえば、
０１００００００ は
アセンブラでは ＭＯＶ Ｂ，Ｂ と表記され、ＢレジスタからＢレジスタにデータを送る、という命令になります。
実際にそのように動作しますが、結局、何も変わらないので、ＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ）命令と同じことになります。
ただし、例外があります。
●ＨＬＴ命令
０１１１０１１０ は、
ＭＯＶ Ｍ，Ｍ ではなくて、ＨＬＴ命令になります。ＨＬＴ命令はＨａｌｔ（停止、ストップ）命令です。
●ＭＶＩ命令のマシン語コード
ＭＶＩ命令は、Ｍｏｖｅ Ｉｍｍｅｄｉａｔｅの略語からきたニーモニックで、Ｉｍｍｅｄｉａｔｅは、直接の、すぐ近くの、ただちに、というような意味です。
命令コードに続く８ビットのデータ（命令コードのすぐ次のメモリアドレスにあるデータ）を、指定するレジスタに書き込みます。
ＭＶＩ命令のマシン語命令コードはＭＯＶ命令のマシン語コードとは別のものなのですが、動作そのものは、よく似ていますので、一緒にまとめて回路設計をしました。
ＭＶＩ命令のマシン語コードは
００ｄｄｄ１１０
です。
上位２ビットがＭＯＶでは０１だったのが、ＭＶＩでは００になります。
ｄｄｄはＭＯＶと同じ位置にあって、意味も同じです。ｄｄｄで示されるレジスタ（メモリ）にデータを書き込みます。
そのデータはＭＶＩ命令の書かれているメモリアドレスの、すぐ次のメモリアドレスにあるデータです。
メモリアドレスにあるデータには違いありませんから、ＭＯＶでｓｓｓにしていた位置にメモリアドレスを示すコードの１１０を置いた、ように思われます。
あるいはＣＰＵ回路の設計上、そのようにすることに意味があったのかも知れません。
私の描いた回路では、ここが１１０になっていても、何の得にもなりませんでした（でもないか。デコードが少し楽でした）。
●ＭＶＩ命令の動作
ＭＶＩ命令の動作を、たとえばメモリの００１０番地に命令コードがあったとして、
０００１ ………
００１０ ００１０１１１０
００１１ ０１０１００００
０１００ ………
のような場合で説明してみます。
００１０番地にはｄｄｄ＝１０１のＭＶＩ命令コードがあります。ｄｄｄ＝１０１はＬレジスタです。
次のメモリアドレス、００１１番地には、０１０１００００というデータがあります。
このとき、この命令コードは、
命令コードのある００１０番地の次のメモリアドレス、００１１番地のデータ０１０１００００を読み込んで、Ｌレジスタに書き込みなさい
という意味になります。
この命令を実行すると、Ｌレジスタに０１０１００００が書き込まれます。
これをニーモニックで表現すると
ＭＶＩ Ｌ，５０
になります。
●さて、ＭＯＶ、ＨＬＴ、ＭＶＩ命令の回路図です
自分で描いておいて、言うのもなになのですけれど、これは、すごい回路です（ほんとに、すごい回路になってしまいました）。
どうしてこんなすごい回路になってしまうか、と言いますと、ＭＯＶの対象に、レジスタだけではなくてメモリがあるためです。
レジスタに対するＭＯＶ回路とメモリに対するＭＯＶ回路は、同じというわけにはいきません。
しかもそのメモリが、ｄｄｄの側にあるときと、ｓｓｓの側にあるときとで、また動作が分かれてしまいます。
そこへもってきて、ＭＶＩまで一緒にしてしまったので、余計にすごいことになってしまいました。
そこに、さらにＨＬＴ命令が加わります。
こんなの、見ても、全くわかんないよー、という声が聞こえてきそうです。
でもね、こんなのを、実際に描いて、そして実際に配線しているのですよ。
まあ、正気の沙汰ではない、かも知れませんね。
そこで、いつものように、わかりやすく、回路を分解してみることにしましょう。
●まずは、ＭＯＶ ｒ，ｒ’の回路図です
ＭＯＶ命令の中で一番シンプルな、レジスタとレジスタの組み合わせです。
ｄｄｄもｓｓｓもレジスタだけで、メモリは対象にしません。
つまり、ｄｄｄ≠１１０で、かつｓｓｓ≠１１０です。
なんだか急にすっきりしてしまいました。
タイミングチャートを見ながら説明をしていきます。
●ＭＯＶ ｒ，ｒ’のタイミングチャートです
前回説明したＯＰコードフェッチサイクル（Ｔ０〜Ｔ３）は、どの命令でも同じなので省いてあります。
ですから命令の実行部分のタイミングチャートは、Ｔ４から始まります。
なんだかすごく簡単です。
これで本当にＭＯＶ命令が実行されてしまうのか？と疑問に思ってしまうくらいです。
でも、回路に工夫がしてあるので、これでデータのレジスタ間Ｍｏｖｅができてしまいます。
ｄ０〜ｄ２、ｓ０〜ｓ２はＯＰコードレジスタにラッチした命令コードそのままです。
この信号によってデータを送り出す側のレジスタと、そのデータを受ける側のレジスタがともに選択されます。
ｄ０〜ｄ２、ｓ０〜ｓ２はタイミングの制約は受けず、ＯＰコードが有効な限りラインに出力されています。
ｓ０〜ｓ２とｒｅｇＲＤ信号が組み合わさることで、選択されたレジスタのデータが内部バスに出力されます。
ｄ０〜ｄ２とｒｅｇＷＲ信号が組み合わさることで、選択されたレジスタに内部バス上のデータが書き込まれます。
すると、やっぱりレジスタ選択回路が必要になってしまいますね。
あっと、レジスタ選択回路は［第２７回］（●レジスタ選択回路）ですでにご紹介済みでした。動作説明もしておりましたので、そちらももう一度ご参照願います。
あれまあ、ＭＯＶ命令や、ｓｓｓ、ｄｄｄについてもしっかり説明しておりましたですねぇ（［第２７回］●ｓ０〜ｓ３、ｄ０〜ｄ３）。
うーん。レジスタ回路についてもすでにご紹介済みでした（［第２３回］●レジスタの回路図です。Ａ、Ｂ、Ｃ、Ｄ、Ｅの各レジスタです）。
こちらについても、もう一度ご参照願います（Ｈ、Ｌレジスタの回路図はこちらです）。
なんだか、計画性ゼロであちこちに思いつきで回路図をＵＰしてしまったものですから、お手数をおかけして申し訳ありません。あちこち見て回っていただきますよう、お願いいたします。
●ＭＯＶ ｒ，ｒ’回路の説明です
さて、以上の説明をまとめると、要するに、ＭＯＶ ｒ，ｒ’は、ＯＰコードレジスタの出力のビット０〜２をｓ０〜ｓ２に与え、ビット３〜５をｄ０〜ｄ２に与えた上で、Ｍ２の期間ｒｅｇＲＤをアクティブ（Ｌ）にして、そしてＴ４の期間ｒｅｇＷＲをアクティブ（Ｌ）にすればよいことがわかります。
そこで、もう一度ＭＯＶ ｒ，ｒ’の回路図を見てみましょう。
ＭＯＶ命令であることは、ＯＰコードレジスタからの出力の上位２ビットＯＰ７、ＯＰ６だけで決定できます。
ＯＰ７＝０、ＯＰ６＝１を、７４ＨＣ０４（３）と７４ＨＣ０８（１）で検出しています。
その後ろの７４ＨＣ０８（１）、７４ＨＣ０８（３）の２つのゲートでｄｄｄ≠１１０およびｓｓｓ≠１１０である場合のみを検出しています。
この条件のときだけ、Ｍ２の期間、ｒｅｇＲＤがＬになり、Ｔ４の期間、ｒｅｇＷＲがＬになります。
ｓ０〜ｓ２、ｄ０〜ｄ２はいつもＯＰコードのビット０〜５と連動してもらっては困るので、ＭＯＶ命令のときだけ、そのようになるように、７４ＨＣ１２６でゲートしたのち出力しています。
以上説明した通り、これだけの回路で、ちゃんと、レジスタからレジスタへのデータ転送が行われます。
●どうして、ｒｅｇＲＤはＭ２で、ｒｅｇＷＲはＴ４なのでしょう？
これは、確実に動作するための工夫なのです。
もう一度よくＭＯＶ ｒ，ｒ’のタイミングチャートを見てください。
ｒｅｇＲＤはＭ２の期間Ｌになります。
このｒｅｇＲＤ信号とｓ０〜ｓ２によって、レジスタ選択回路の７４ＨＣ１３８から、Ｍ２の期間Ｌになるパルスが出力され、そのＬパルスは、選択されたレジスタのデータを内部バスに出力するための７４ＨＣ２４４のｐｉｎ１とｐｉｎ１９に入力されます。
７４ＨＣ２４４はｐｉｎ１とｐｉｎ１９にＬが入力されている間、データを通します（その間だけレジスタのデータが内部バスに出力される）。
ということは、Ｔ４の開始とほぼ同時にデータが内部バスに出てくることを意味します（でもゲートの遅れ時間だけ遅延して出力されます）。
ｒｅｇＷＲもＴ４の開始と同時にＬになります。
ｒｅｇＷＲ信号は、ｄ０〜ｄ２とともにレジスタ選択回路の７４ＨＣ２３８に入力され、その結果、選択されたレジスタへの書き込みパルス（Ｈパルス）が、７４ＨＣ２３８から出力されます。
Ｔ４の期間Ｈになる７４ＨＣ２３８からの出力パルスは、選択されたレジスタの７４ＨＣ３７３のｐｉｎ１１（Ｇ）に入力されます。
７４ＨＣ３７３はＧ入力がＨの期間中、データが筒抜けになり、Ｇ＝Ｌになった瞬間に、そのときの入力データをラッチします。
ということは、７４ＨＣ３７３が内部バスのデータをラッチするのは、Ｔ４の終わり（の一瞬）だということになります。
Ｔ４の始めに内部バスに出てくるデータをＴ４の終わりにラッチするのですから、ほぼＴ４の期間と同じ時間（２５０ｎｓ）の余裕があるということになります。
これで、誤動作などしたら、それこそ「うそでしょう」ということになります。
それならば、ｒｅｇＷＲをＴ５に持っていったら、もっとマージンが稼げるではないか、というと、それがそうではないのです。
今度はｒｅｇＲＤの終わりが問題になります。
ｒｅｇＲＤはＴ５の終わりに非アクティブになります。
ということは、Ｔ５の終わりには、内部バスに出力されていたデータが不確定になってくることを意味します。
しかし、Ｔ５の期間をｒｅｇＷＲに当てると、７４ＨＣ３７３のデータをラッチするタイミングもデータが不確定になるのと同じＴ５の終わりになってしまうため、マージンが０で、場合によってはデータが書き込まれずに終わってしまったり、変なデータが書かれてしまう可能性がでてきます。
もう一度、さきほどのｒｅｇＷＲがＴ４である場合に戻って、ｒｅｇＲＤの終わりについても見てみましょう。
７４ＨＣ３７３がデータをラッチするのはＴ４の終わり（ということはＴ５の始めでもある）です。データが不確定になるＴ５の終わりまでは、やはり２５０ｎｓの余裕があることになります。
ですから、ちょっと見には、ｒｅｇＷＲが前の方に寄っているため、おかしな感じがしますが、ｒｅｇＷＲとしてはこのタイミングが正解なのです（このタイミングこそが、bｅｓｔ ｃｈｏｉｃｅです）。
●Ｍｃｌｒっていったい何者？
さて、ＭＯＶ ｒ，ｒ’の回路図とタイミングチャートには、Ｔ６のタイミングでＭｃｌｒという信号が出力されています。
これはいったい何者なのでしょうか？
これこそが「つくるＣＰＵ」回路のキモ中のキモのそのまたキモというくらい、肝心カナメのものなのです。
Ｍｃｌｒはいったいどこに作用しているか、といいますと、
ここに行くのです。
前回お見せした、Ｔ、Ｍ、Ｗクロック発生回路のおおもとの、バイナリカウンタ７４ＨＣ１６１のｐｉｎ１（ＲＥＳ）の入力信号（および７４ＨＣ７４のｐｉｎ１３、ＣＬＲへの入力信号）なのです。
ここをＬにすると、一瞬にしてＱａ〜Ｑｅの出力は０クリアされて、Ｔ０のタイミングに戻ってしまいます。
タイミングチャートでは幅があるように描いてありますが、ほとんど幅はありません（せいぜい２０〜３０ｎｓくらいです）。
Ｍｃｌｒは、命令の終わりの印なのです。
Ｍｃｌｒの出力によって、命令のサイクルが完了し、またＯＰコードフェッチサイクルに戻るので、そのようにして、次々に命令を読み込んで実行していくことが可能になるのです。
逆にいうと、もしＭｃｌｒ信号が無かったならば、次の命令を読み込むＯＰコードフェッチサイクルは、ずっと先にカウンタの出力が一巡してしまい、また０に戻ってくるまで、待っていなければならないということになります。
Ｍｃｌｒ信号こそが、肝心カナメである、という所以（ゆえん）です。
２００８．８．１８ｕｐｌｏａｄ
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