２０１９．６．１
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第５４回］


●ＣＲＴＩＦ用ＶＨＤＬプログラム

ＶＧＡＩＦ用のＶＨＤＬプログラムは［第４９回］でお見せしました。
そして前回見ていただきましたようにＣＲＴＩＦ用のＶＨＤＬプログラムもできております。
ＣＲＴＩＦ用のＶＨＤＬプログラムはＶＧＡＩＦ用のＶＨＤＬプログラムをもとにして、相違しているところのみを変更する形で作成し、次にそれをもとにして８０字／４０字表示切り換え機能部分を追加して作成しました。
最終的には先に作成したＶＧＡＩＦ用プログラムとＣＲＴＩＦ用プログラムを合体させて、ＶＧＡＩＦ／ＣＲＴＩＦ両用のＶＨＤＬプログラムとして仕上げました。
そのようにして、ＶＧＡＩＦ／ＣＲＴＩＦ両用のＶＨＤＬプログラムとして完成させたのは、もうかれこれ３週間も前のことでした。

その過程でいろいろ悩ましい現象にぶつかり、悩みながらクリアしてきました。
ＶＨＤＬプログラムはロジック回路をソフトウェアで記述するものです。
考え方はロジック回路を回路図として描くことと理屈の上では同じことです。
回路図ならば間違ったことを描かなければよいわけですが、ＶＨＤＬの場合にはそこに文法上の制約が加わります。
回路図の場合でも実際にそれをＴＴＬＩＣなどを使って具体化するときにはゲートの遅延時間を考慮しないと誤動作につながります。
ＣＰＬＤ（ＭＡＸ７０００Ｓ）の内部回路は非常に高速（１００ＭＨｚ以上）ですが、それでもゲートの遅延時間は存在します。
ＶＨＤＬプログラムの場合には、ソフトウェアのみを意識して、結局はハードウェアなのだということを、つい忘れてしまいます。
文法的には正しいのだけれど、書き上げたＶＨＤＬプログラムを実際にＣＰＬＤに書いて実行させてみると、気持ちの悪い誤動作に出会う、ということを何回も経験しました。
そのたびに原因、理由がわからずに、半日、１日あるいは数日間も苦闘してしまうことも再三経験しました。
中には単なる文法上の約束だけではなくて、記述の順序とかまとめ方といった、ひょっとするとＭＡＸ７０００Ｓのいわばクセのようなものもあるらしいこともわかってきました。
そういうひとつひとつをクリアしながら、プログラムの完成にこぎつけたのですが、その過程ではなかなかメモをとるゆとりもなくて、あとでノートを見てみると、肝心のところが抜けていたりします。

悲しいことに３週間も前のことになると細かいことはほとんど記憶がありません。
ノートを見るといい加減な走り書きしかありません。
これはやはり後々のために備忘録として残すべきでありましょう。
とは言いながら、なにしろ相変わらず時間に追われる毎日です。
懇切丁寧に書くことなど、とてもとても出来そうにありません。

結局のところ、読者の皆様には、なんだかわけがわからんぞう、ということになってしまうかもしれません。
まま、できるだけ解説を加えて書きたいと思います。
最終的にＶＧＡＩＦとＣＲＴＩＦをあわせたプログラムとして仕上げたのですが、いきなりそこに行くのは飛ばしすぎです。
まずは製作の過程を追いながら、とりあえずＣＲＴＩＦ用のＶＨＤＬプログラムについて説明を進めたいと思います。

ＶＧＡＩＦ回路とＣＲＴＩＦ回路は基本的にはほとんど同じです。
異なっているのは
１）水平同期周波数、垂直同期周波数が違う
２）垂直表示ラインの本数が違う
３）映像信号、同期信号の出力が違う
というあたりのところです。
水平表示文字数８０字、垂直方向の文字数２５行はＶＧＡＩＦもＣＲＴＩＦも同じです（まずは水平４０字表示は考えないものとします）。
ということで、両者の異なるところは主として同期周波数の違いに基くところになります。

●ＶＧＡＩＦの信号規格

ＶＧＡＩＦの信号規格は「ＣＲＴインターフェースボードの製作」［第１７回］に書きました。
以下に再掲します。
垂直同期周波数　　７０Ｈｚ
水平同期周波数　　３１．４６８７５ＫＨｚ
ドット表示周波数　　２５．１７５ＭＨｚ

水平表示期間　　　　６４０ドット（８０ＣＨＲ）
フロントポーチ　　　　１６ドット（２ＣＨＲ）
水平同期パルス幅　９６ドット（１２ＣＨＲ）
バックポーチ　　　　　４８ドット（６ＣＨＲ）
総ドット数／行　　　　８００ドット（１００ＣＨＲ）

垂直表示期間　　　　４００行
フロントポーチ　　　　１２行
垂直同期パルス幅　２行
バックポーチ　　　　　３５行
総ライン数　　　　　　４４９行

●ＣＲＴＩＦの信号規格

ＣＲＴＩＦの信号規格は「ＣＲＴインターフェースボードの製作」［第２１回］の前後に書きました。
フロントポーチ　８文字（４．５６８μｓ）
水平同期パルス　８文字（４．５６８μｓ）
バックポーチ　１６文字（９．１３６μｓ）
水平表示期間　８０文字（４５．６８μｓ）
水平１走査期間　１１２文字（６３．９５２μｓ）

あれ？
垂直表示関係についての説明がありません。
なにしろ書くべきことが多くて、うっかり飛ばしてしまったようです。
「ＣＲＴインターフェースボードの製作」［第１６回］に図があります。
それを見ながら下にまとめました。

垂直表示期間　　　　２００行
フロントポーチ　　　　１６行
垂直同期パルス幅　８行
バックポーチ　　　　　３２行
総ライン数　　　　　　２５６行

●ＶＨＤＬプログラムの変更部分

ＶＧＡＩＦとＣＲＴＩＦでは１ドットを表示するためのクロックが異なるのですが、ＣＰＬＤの外部でジャンパーピンで切り換えてそれを入力ＣＬＫとするので、プログラムとしては変更する必要はありません。
ＶＧＡＩＦのＶＨＤＬプログラムは［第４９回］〜［第５１回］にあります。
そのうち水平１行の総文字数の部分は［第５０回］で説明しています。

--cntr2
process(cntr1)  
begin                   
                if cntr1(2)'event and cntr1(2) = '0' then
                cntr2 <= cntr2 +"0000001";
                end if;         
                if cntr2="1100100" then 
                cntr2<="0000000";
                end if;
end process;

ＣＮＴＲ２は水平同期信号と、ＶＲＡＭをスキャンするためのアドレスを出力するための７ビットのカウンタです。
ＣＮＴＲ２はＣＮＴＲ１が１１１から０００になるタイミングでカウントアップします。
ＣＮＴＲ２は１１００１００（６４Ｈ）のときに０００００００になります。
これによってブランキング期間と表示期間を合わせた水平１ラインの期間（１００文字＝６４Ｈ）を作り出しています。

この部分をＣＲＴＩＦ用に変更します。
変更したのは（１）の行だけです。

--cntr2
process(cntr1)  
begin                   
                if cntr1(2)'event and cntr1(2) = '0' then
                cntr2 <= cntr2 +"0000001";
                end if;         
                if cntr2="1110000" then --(1)
                cntr2<="0000000";
                end if;
end process;

ＣＲＴＩＦは水平総文字数は１１２文字（７０Ｈ）ですから、ＣＮＴＲ２は１１１００００（７０Ｈ）のときに０００００００になります。

次は水平ブランキング期間と水平同期信号です。

--hblnk,hsync
process(cntr2)
begin
--hblnkwk               
                if cntr2="0000000" then
                        hblnkwk<='1';
                --elsif cntr2="0000001" then see note 5/6
                        hblnkwk2<='1';
                elsif cntr2="1010000" then
                        hblnkwk<='0';
                elsif cntr2="1010001" then
                        hblnkwk2<='0';
--hsynkwk               
      elsif cntr2="1010011" then
                        hsyncwk<='0';
                elsif cntr2="1011111" then
                        hsyncwk<='1';
                end if;
end process;

ｈｂｌｎｋｗｋ、ｈｂｌｎｋｗｋ２は水平表示期間と水平ブランキング期間を決定する信号です。
１の期間は表示期間です。
０の期間はブランキング期間です。
表示期間は８０文字（５０Ｈ）ですからその期間を’１’にします。
ｈｂｌｎｋｗｋはこのあとの垂直同期信号を作成するための「ズレのない」信号です。
ｈｂｌｎｋｗｋ２は１文字遅延させた信号です。
ｅｌｓｉｆがコメント行になっていますが、そのことについては次回に説明する予定です。

ｈｓｙｎｋｗｋは水平同期信号です。
ここは説明か必要です。
ＣＮＴＲ２が５０Ｈでブランキング期間になったあと、水平同期パルスまでがフロントポーチ（２文字）で、そのあとが水平同期パルス（１２文字）で残りがバックポーチ（６文字）です。
するとｈｓｙｎｋｗｋは１０１００１０（５２Ｈ）〜１０１１１０１（５ＤＨ）のはずなのに、開始が１０１００１１（５３Ｈ）で終わりが１０１１１１０（５ＥＨ）になっています。
独立化セットのこの部分の回路図を調べましたら、開始が５７Ｈで終わりが５ＦＨになっています。
おそらく回路を簡単にするためにそのようにしたのだと思います（全く記憶にありません）。
少しアバウトですが、特に問題なく表示されていることを考えると、その程度のずれはディスプレイ側で調整してくれるようです。
今回のプログラムで開始を５３Ｈ、終わりを５ＥＨにしたのは１文字の表示遅れを考慮したためだと思います（記憶にありませんが）。

さて。
それで、この部分をＣＲＴＩＦ用に変更します。
ｈｂｌｎｋｗｋとｈｂｌｎｋｗｋ２については変更はありませんが、理由があって、ｐｒｏｃｅｓｓをそれぞれ別にしました。
このことについては次回に説明します。
ＣＲＴＩＦ用に変更が必要なのはｈｓｙｎｋｗｋ（水平同期信号）の部分です。

--hblnk,hsync
process(cntr2)
begin
--hblnkwk               
                if cntr2="0000000" then
                        hblnkwk<='1';
                elsif cntr2="1010000" then
                        hblnkwk<='0';
                end if;
end process;
--
process(cntr2)
begin
--hblnkwk2              
                if cntr2="0000001" then
                        hblnkwk2<='1';
                elsif cntr2="1010001" then
                        hblnkwk2<='0';
                end if;
end process;
--
process(cntr2)
begin
--hsynkwk               
      if cntr2="1011001" then
                        hsyncwk<='0';
                elsif cntr2="1100000" then
                        hsyncwk<='1';
                end if;
end process;

ＣＲＴＩＦでは、ＣＮＴＲ２が５０Ｈでブランキング期間になったあと、水平同期パルスまでがフロントポーチ（８文字）で、そのあとが水平同期パルス（８文字）で残りがバックポーチ（１６文字）です。
するとｈｓｙｎｋｗｋは１０１１０００（５８Ｈ）〜１０１１１１１（５ＦＨ）のはずなのに、開始が１０１１００１（５９Ｈ）になっています。
ここは１文字の表示遅れを考慮したためだと思います（記憶にありません）。
すると最後の
ｅｌｓｉｆ　ｃｎｔｒ２＝”１１０００００”　は
ｅｌｓｉｆ　ｃｎｔｒ２＝”１１００００１”
にすべきなのでしょうが、ま、ここはこのままでもいいかなと思います。

ＣＰＬＤ入門！［第５４回］
２０１９．６．１ｕｐｌｏａｄ

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